Նոր օրիգինալ XC18V04VQG44C Spot Stock FPGA Field Programmable Gate Array Logic IC Chip Integrated Circuits
Ապրանքի հատկանիշներ
| ՏԻՊ | ՆԿԱՐԱԳՐՈՒԹՅՈՒՆ |
| Կարգավիճակ | Ինտեգրված սխեմաներ (IC) |
| Մֆր | դրամ Xilinx |
| Սերիա | - |
| Փաթեթ | Սկուտեղ |
| Ապրանքի կարգավիճակը | Հնացած |
| Ծրագրավորվող տեսակ | System Programmable-ում |
| Հիշողության չափը | 4 Մբ |
| Լարման - Մատակարարում | 3V ~ 3.6V |
| Գործառնական ջերմաստիճան | 0°C ~ 70°C |
| Մոնտաժման տեսակը | Մակերեւութային լեռ |
| Փաթեթ / պատյան | 44-TQFP |
| Մատակարարի սարքի փաթեթ | 44-VQFP (10×10) |
| Հիմնական արտադրանքի համարը | XC18V04 |
Փաստաթղթեր և լրատվամիջոցներ
| ՌԵՍՈՒՐՍԻ ՏԵՍԱԿԸ | ՀՂՈՒՄ |
| Տվյալների թերթիկներ | XC18V00 Series |
| Բնապահպանական տեղեկատվություն | Xiliinx RoHS Cert |
| PCN-ի հնացում/ EOL | Բազմաթիվ սարքեր 01/հունիս/2015թ |
| PCN մասի կարգավիճակի փոփոխություն | Մասերը վերաակտիվացվել են 25/ապր/2016թ |
| HTML տվյալների թերթիկ | XC18V00 Series |
Բնապահպանական և արտահանման դասակարգումներ
| ՀԱՏՈՒԿ | ՆԿԱՐԱԳՐՈՒԹՅՈՒՆ |
| RoHS կարգավիճակը | ROHS3-ի համապատասխան |
| Խոնավության զգայունության մակարդակ (MSL) | 3 (168 ժամ) |
| REACH կարգավիճակը | ՀԱՍՆԵԼ Չազդված |
| ECCN | 3A991B1B1 |
| HTSUS | 8542.32.0071 |
Լրացուցիչ ռեսուրսներ
| ՀԱՏՈՒԿ | ՆԿԱՐԱԳՐՈՒԹՅՈՒՆ |
| Ստանդարտ փաթեթ | 160 |
Xilinx Memory – FPGA-ների կոնֆիգուրացիաներ
Xilinx-ը ներկայացնում է ներհամակարգային ծրագրավորվող կազմաձևման PROM-ների XC18V00 շարքը (Նկար 1):Այս 3.3 Վ ընտանիքի սարքերը ներառում են 4 մեգաբիթ, 2 մեգաբիթ, 1 մեգաբիթ և 512 կիլոբիթանոց PROM, որոնք ապահովում են հեշտ օգտագործման, ծախսարդյունավետ մեթոդ Xilinx FPGA կազմաձևման բիթսթրիմների վերածրագրավորման և պահպանման համար:
Երբ FPGA-ն գտնվում է Master Serial ռեժիմում, այն ստեղծում է կազմաձևման ժամացույց, որը վարում է PROM-ը:CE-ի և OE-ի միացումից հետո մուտքի կարճ ժամանակում տվյալները հասանելի են PROM DATA (D0) փին, որը միացված է FPGA DIN փին:Նոր տվյալները հասանելի են ժամացույցի յուրաքանչյուր բարձրացող եզրից հետո կարճ մուտքի ժամանակ:FPGA-ն ստեղծում է ժամացույցի համապատասխան քանակի իմպուլսներ՝ կազմաձևումն ավարտելու համար:Երբ FPGA-ն գտնվում է Slave Serial ռեժիմում, PROM-ը և FPGA-ն ժամացույց են անում արտաքին ժամացույցով:
Երբ FPGA-ն Master Select MAP ռեժիմում է, FPGA-ն ստեղծում է կազմաձևման ժամացույց, որը վարում է PROM-ը:Երբ FPGA-ն գտնվում է Slave Parallel կամ Slave Select MAP ռեժիմում, արտաքին օսլիլատորը ստեղծում է կազմաձևման ժամացույց, որը վարում է PROM-ը և FPGA-ն:Այն բանից հետո, երբ CE-ն և OE-ն միացված են, տվյալները հասանելի են PROM-ի DATA (D0-D7) կապին:Նոր տվյալները հասանելի են ժամացույցի յուրաքանչյուր բարձրացող եզրից հետո կարճ մուտքի ժամանակ:Տվյալները ժամացույցի մեջ են մտնում FPGA՝ CCLK-ի հետևյալ բարձրացող եզրին:Ազատ գործող օսլիլատորը կարող է օգտագործվել Slave Parallel կամ Slave Select MAP ռեժիմներում:
Բազմաթիվ սարքեր կարող են կասկադացվել՝ օգտագործելով CEO-ի ելքը՝ հետևյալ սարքի CE մուտքագրումը վարելու համար:Այս շղթայի բոլոր PROM-ների ժամացույցի մուտքերը և ՏՎՅԱԼՆԵՐԻ ելքերը փոխկապակցված են:Բոլոր սարքերը համատեղելի են և կարող են կասկադացվել ընտանիքի այլ անդամների կամ XC17V00 մեկանգամյա ծրագրավորվող սերիական PROM ընտանիքի հետ:
