XCF128XFTG64C Encapsulation BGA64 XL բարձր խտության կոնֆիգուրացիայի և պահեստավորման սարքեր

Ապրանքի հատկանիշներ

Փաստաթղթեր և լրատվամիջոցներ

Բնապահպանական և արտահանման դասակարգումներ

Xilinx-ը ներկայացնում է ներհամակարգային ծրագրավորվող կազմաձևման PROM-ների XC18V00 շարքը (Նկար 1):Այս 3.3 Վ ընտանիքի սարքերը ներառում են 4 մեգաբիթ, 2 մեգաբիթ, 1 մեգաբիթ և 512 կիլոբիթանոց PROM, որոնք ապահովում են հեշտ օգտագործման, ծախսարդյունավետ մեթոդ Xilinx FPGA կազմաձևման բիթսթրիմների վերածրագրավորման և պահպանման համար:

Երբ FPGA-ն գտնվում է Master Serial ռեժիմում, այն ստեղծում է կազմաձևման ժամացույց, որը վարում է PROM-ը:CE-ի և OE-ի միացումից հետո մուտքի կարճ ժամանակում տվյալները հասանելի են PROM DATA (D0) փին, որը միացված է FPGA DIN փին:Նոր տվյալները հասանելի են ժամացույցի յուրաքանչյուր բարձրացող եզրից հետո կարճ մուտքի ժամանակ:FPGA-ն ստեղծում է ժամացույցի համապատասխան քանակի իմպուլսներ՝ կազմաձևումն ավարտելու համար:Երբ FPGA-ն գտնվում է Slave Serial ռեժիմում, PROM-ը և FPGA-ն ժամացույց են անում արտաքին ժամացույցով:

Երբ FPGA-ն Master Select MAP ռեժիմում է, FPGA-ն ստեղծում է կազմաձևման ժամացույց, որը վարում է PROM-ը:Երբ FPGA-ն գտնվում է Slave Parallel կամ Slave Select MAP ռեժիմում, արտաքին օսլիլատորը ստեղծում է կազմաձևման ժամացույց, որը վարում է PROM-ը և FPGA-ն:Այն բանից հետո, երբ CE-ն և OE-ն միացված են, տվյալները հասանելի են PROM-ի DATA (D0-D7) կապին:Նոր տվյալները հասանելի են ժամացույցի յուրաքանչյուր բարձրացող եզրից հետո կարճ մուտքի ժամանակ:Տվյալները ժամացույցի մեջ են մտնում FPGA՝ CCLK-ի հետևյալ բարձրացող եզրին:Ազատ գործող օսլիլատորը կարող է օգտագործվել Slave Parallel կամ Slave Select MAP ռեժիմներում:

Բազմաթիվ սարքեր կարող են կասկադացվել՝ օգտագործելով CEO-ի ելքը՝ հետևյալ սարքի CE մուտքագրումը վարելու համար:Այս շղթայի բոլոր PROM-ների ժամացույցի մուտքերը և ՏՎՅԱԼՆԵՐԻ ելքերը փոխկապակցված են:Բոլոր սարքերը համատեղելի են և կարող են կասկադացվել ընտանիքի այլ անդամների կամ XC17V00 մեկանգամյա ծրագրավորվող սերիական PROM ընտանիքի հետ: